【文/观察者网 心智观察所 】
小小手机的算力比几十年前大如楼房的超级计算机还要强，幕后功臣就是晶体管。在一块指甲盖大小的芯片里，能塞进两百亿个晶体管。过去几十年来，人们把晶体管做得越来越小，一颗芯片上容纳的晶体管越来越多，借此提升性能，降低功耗；现如今，这条路快到头了，又该怎么办？人们走出了两条新路：向上堆叠和缩短时间。
2026年，一些有代表性的芯片黑科技惊艳登场，除了最近大火的华为韬定律，还有一项值得重视的研究，就是美国伊利诺斯香槟分校曹庆团队的垂直堆叠。
半导体、PN结与晶体管：由电信号触发的开关
芯片的原料是一种沙砾，其成分为二氧化硅。对这种沙砾进行提纯，就能得到一种最原本的半导体材料：单晶硅。半导体的神奇之处就在于它的导电性可以得到操控。如何操控？首先，半导体的载流子有两种：电子与空穴（相当于电子缺失留下的带正电的洞）。往纯硅里掺入微量的磷，得到N型硅半导体，其主要载流子为电子；掺入硼，得到P型硅半导体，其主要载流子为空穴。将一个N型硅半导体和P型硅半导体贴在一起，P区空穴与N区电子向对面扩散，逐渐形成由N指向P的内部电场，最终在交界之处形成一个载流子不得通过的空区：耗尽层，这正是PN结的由来。对于这样一个PN结，只有将P端接入正极，N端接入负极，电流才能通过（外部电场克服内部电场，削薄耗尽层），反之则不可通过，好比单向的地铁闸机。这种单向导通的特性，就成了所有芯片开关的物理基础。
日常电路的开关需要人为操纵，而科学家则希望造出一个由电子自身来触发的开关，只需施加一个微小的电信号即可控制电流的通和断。单个PN结只能当二极管，而将两个PN结巧妙地组合起来，就得到了晶体管：在一块P型硅上挖两个N型的坑，一个叫源极（犹如水源），一个叫漏极（犹如出水口），如此就和P型衬底之间形成两个背靠背的PN结，然后在P型衬底上方盖一层极薄的二氧化硅绝缘膜，再加一块金属电极，叫栅极（犹如水龙头把手）。不给栅极施加电压，源极和漏极之间的P型衬底无自由电子，是绝缘的，开关断开；给栅极一个正电压，正电荷会在绝缘层下方的P型衬底表面感应出负电荷，导致P型硅表面翻转成一条N型导电沟道，相当于在断开的河流中间挖出一条水渠，电流便从源极流到漏极，开关闭合。这就是由电信号触发的开关。
电流的通和断，刚好对应计算机的底层语言：1和0。晶体管的串联并联可以构造基本的逻辑门：与、或和非。
制造芯片
把几百亿个晶体管按照设计图连接起来，即可构造出能执行复杂运算的电路，也即芯片。
如何制造芯片？首先，将单晶硅锭切成直径300毫米、厚度不到1毫米的圆形薄硅片，即晶圆。再由精度达到纳米级的光刻机将电路图印到晶圆上，随后刻蚀出电路。其后，为了让特定区域的硅变成N型或P型半导体，必须进行掺杂，注入磷、硼等杂质，而这需要近1000°C的高温退火来激活杂质原子，然后沉积金属铺上晶体管之间的导线，最后抛光打磨平整。这一套流程要重复几十层，把百亿个晶体管盖成微观城市，全部完成后切割成小块，最后封装成我们所用的芯片。
摩尔定律背后：电阻、电容与韬
晶体管的每一次通断都需要时间，这个时间由电阻R和电容C决定。电阻R相当于电流在晶体管沟道、导线、接触点遇到的阻力。而栅极金属和下方沟道就像两个平行板，中间夹着绝缘层，天然构成了一个电容器。电容C越大，充满电或放完电所需要的时间越长。
R与C相乘，得到一个RC时间常数，以希腊字母τ（读作“韬”）表示：τ=R×C。τ越小，晶体管的每一次开关就越快，芯片执行指令的速度越来越快，性能也就越来越强。
不断缩小晶体管，会使沟道变短，从而降低电阻R，也会使栅极面积缩小，辅以更精巧的结构和新材料来有效降低电容C，最终实现τ的下降，大大提升开关速度，与此同时又降低了功耗，此即为摩尔定律背后的物理基础。
1965年，戈登·摩尔观察到，每隔一段时间，芯片上的晶体管数量都会呈指数级增长（因为晶体管变小了） 。大概每隔18到24个月，芯片上能容纳的晶体管数量便翻一番，从而在不变的成本下实现性能翻倍。须知摩尔定律不是物理定律，而是行业共同遵守的一个预言，不按这个节奏更新，就卷不过竞争对手。
量子隧穿效应
好景不长，晶体管越缩越小，关键尺寸逼近1.5纳米时，物理规则便挡住了去路。
在经典物理之中，物体的能量必须够高，才能翻过高墙。但在量子力学所支配的微观世界里，电子既是粒子，也是一团模糊的概率云。它的位置并不确定，而是有一定概率出现在任何地方。所以，即使它的能量低于墙的高度，它依然有一定概率直接穿过墙——就像墙里凭空出现了一条隧道。这就是量子隧穿效应。
当晶体管中起隔绝作用的栅氧化层薄到1.5纳米以下时，也就进入了量子力学的世界，电子就会从源极隧穿到漏极，导致晶体管关不严，漏电飙升，芯片发热，逻辑混乱，最终报废。
这是物理法则划定的红线，设备再强也突破不了这个极限。传统的缩小路线走到1.5纳米左右就到头了。于是人们想出了向上堆的办法，在不扩大芯片面积的情况下增大晶体管数量。
传统商业3D芯片
为了延续摩尔定律，市面上的芯片已经通过向上盖楼来增加晶体管数量、缩短传输距离和降低功耗。其工艺是先在不同的晶圆上分别独立制造好电路，然后把两张做好的晶圆面对面键合在一起，再用钻孔设备钻出垂直的孔，填上金属，这些垂直的通道叫穿硅通孔（TSV），用来连接上下层电路。
这个方法就像先烤好几张完整的煎饼，再把它们摞在一起，最后戳几个大洞、灌上酱来连接。优点是好实现、已量产，缺点却也不少。其一是对齐精度粗：把两张已经做好的晶圆贴在一起，只能实现微米级的对准；而芯片内部晶体管的尺寸为几纳米，差几百乃至几千倍。其二是连接稀疏：穿硅通孔的直径为几微米到几十微米，而且不能打太多，否则会破坏电路，所以上下层之间的连接通道很少，就像两座城市之间只有几条窄窄的公路。其三是层数有限：一般只能叠2～3层，每加一层就要重新键合一次，成本飙升，良率下降。
曹庆团队的单片式3D集成
美国伊利诺斯香槟分校曹庆团队发表在《自然》杂志上的突破，叫 “单片式三维集成” 。与现有商业3D芯片不同，他们并没有先把每层晶圆做好再键合，而是在同一张晶圆上一层一层地直接往上盖。
这种方案最大的难题在于温度。如前所述，制造芯片的掺杂工艺需要将近1000°C的高温。已经造好的第一层里面铺着金属导线，这些金属在超过400°C后就会因为热膨胀、扩散、氧化等问题严重退化，甚至熔化。如果在第一层之上浇上第二层，制造第二层所需的高温会熔掉第一层。
曹庆团队的核心创新是把高温步骤和低温步骤彻底分开。他们准备了两张晶圆，一张是供体晶圆：这张晶圆上没有电路，不怕高温。他们在上面生长出一层厚度不到10纳米的超薄单晶硅膜，并且在大于600°C的高温下完成均匀的重掺杂，使之变成纯P型或纯N型，提前调好硅膜的电学性能。因为极薄，这层膜甚至能像保鲜膜一样轻微弯曲。另一张则是目标晶圆，也即真正做出芯片的晶圆。它的底层电路已经做好，里面有怕热的金属导线。这张晶圆从头到尾都不会经历高温。
接下来，他们在不超过200°C的低温下，用一台类似于覆膜机的设备，把那层超薄硅膜从供体晶圆上剥离下来，然后像贴手机膜一样，轻轻而平整地贴到目标晶圆的表面。因为硅膜极薄且柔软，它能完美贴合下层表面的微小起伏，不会产生气泡或空隙。
硅膜贴好之后，再用200～400°C的低温工艺，包括光刻、刻蚀、沉积绝缘层、沉积金属，在这层膜上雕刻出一个个晶体管。关键在于他们采用了无结晶体管：这种晶体管的源极、沟道、漏极全是N型或P型，没有PN结，也就无需在贴膜以后经历高温掺杂和激活步骤。掺杂在硅膜转移前就已经用高温做好了，现在只是照着图纸雕刻而已。
他们成功堆叠了三层晶体管，每层625个，并且用对准精度远高于晶圆键合的垂直金属互连通道把它们连接成完整的三维电路。制造良率高达98%-100%，基本上造一个成一个。其性能与1000°C高温造出的顶级硅晶体管完全相当。较之于其他替代材料做出的低温3D芯片，性能高出3～4倍。更关键的是，这个工艺可扩展下去，三层只是起步，可以继续往上堆更多层。
这项研究获得了IBM、英特尔、台积电三大芯片巨头的支持，团队正准备把技术移交到工业半导体代工厂，进行商业化试产。
为什么3D堆叠能大幅提升性能？ 除了提高密度，还有一个关键收益：缩短互连距离。在传统平面芯片里，两个模块之间可能要绕几毫米才能连通。在3D堆叠中，将两个模块上下对齐，垂直距离只有几十到几百纳米。距离缩短了上千倍，晶体管之间的导线电阻R大幅降低，垂直互连比水平互连更短，寄生电容更小，电容C显著下降，于是τ = R × C 也急剧下跌，信号跑得快得多，功耗低得多。曹庆教授说，“以CPU和GPU中通用的静态随机存取存储器为例，它需要六个晶体管在同一平面上存储一个信息。通过垂直集成，你可以将这些信息分布到多个层。好比用高层建筑取代庞大的郊区：功能相同，但空间占地面积减少，同时使层级间的沟通更快更高效。”
华为韬定律：从卷尺寸到卷时间
几乎与此同时，华为在2026年5月正式提出了韬（τ）定律。这个“韬”正是上述决定芯片快慢的时间。
韬定律的核心主张，一言以蔽之：不再死磕晶体管的缩小，而是主动把τ压缩到最小，直接围绕τ来进行优化。
韬定律的技术支柱是逻辑折叠。在传统的平面设计中，所有逻辑门（与门、或门、非门等）都摆在一层平面上。两个需要频繁通信的模块可能相隔很远，信号需要经过很长的水平导线。这段路径越长，导线电阻R和寄生电容C就越大，τ= R×C越大，信号跑得越慢，功耗越大。逻辑折叠则在电路图的设计阶段就把原来平铺的逻辑门分成两组，一组放在下层，另一组放在其正上方的上层。上下层之间用很短的垂直互连直接连通。如此一来，原本需要在水平方向上跑过几百微米甚至毫米的信号，现在只需要在垂直方向上跑过几十到几百纳米，从而大幅缩短时间τ。
逻辑折叠的工程实现采用的是晶圆对晶圆面对面的混合键合（无需任何焊球或凸点）以及背面穿硅通孔技术。与传统的商用3D芯片相比，逻辑折叠具有几个关键区别，其一是连接粒度：传统方法只能把完整的芯片模块作为一个又一个整体互相堆叠起来，而逻辑折叠则对同一模块内部的逻辑进一步精分到多个标准单元（如逻辑门），把相关联的标准单元分配到不同晶圆层上，实现细粒度分割。其二是垂直通道密度：传统商用3D芯片中，每平方毫米的穿硅通孔约有10²～10³个，而逻辑折叠的混合键合可达10⁶个以上。其三是对准精度：传统的晶圆键合为微米级，逻辑折叠利用混合键合，对准精度可达纳米级。
韬定律不是纸上谈兵。过去几年，华为已经以此为基设计并量产了381款芯片，覆盖手机、AI、汽车等领域。麒麟2026芯片首次完整采用了逻辑折叠技术，结果是晶体管密度提升53.5%，达到238 MTr/mm²，已经超过了三星3nm制程的水平，逼近台积电。华为预计，到2031年可达等效于1.4nm制程的性能水平，这在物理上已经突破了1.5nm的量子隧穿极限。
结语
后摩尔时代，新的道路已经出现。曹庆团队在制造工艺层面上取得了突破，通过低温单片堆叠使得芯片可以安全地层层盖高；华为韬定律则提供了突破性的设计蓝图，通过逻辑折叠等方法主动压缩时间常数τ。两条路殊途同归，都在不依赖尺寸微缩的前提下，继续提升芯片的性能、降低功耗、控制成本。未来两者完全可以结合在一起，产生1+1>2的效果。
而这仅仅只是开端。
参考文献
DOI:10.1038/s41586-026-10496-6
A new way to build chips: Sequentially stacking silicon to extend Moore’s law | Materials Science & Engineering | Illinois
https://www.sciencedaily.com/releases/2026/05/260530053412.htm
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